Hasil Pencarian  ::  Simpan CSV :: Kembali

Hasil Pencarian

Ditemukan 1 dokumen yang sesuai dengan query
cover
Dwi Teguh Priyantini
Formalisasi algoritma aritmatika dan konstruksi terkait pada VHDL dengan HOL theorem prover = Formalization of arithmetic algorithm and the related constructions in VHDL by using HOL theorem prover
" Pada pengembangan sistem, dibutuhkan sebuah mekanisme untuk menjamin bahwa sistem tersebut berjalan dengan benar tanpa error atau rsquo;bug rsquo;. Sejauh ini, hal yang biasa dilakukan adalah dengan testing, tetapi hal ini sulit dilakukan untuk mencakup semua kemungkinan. Untuk sistem yang membutuhkan tingkat correctness yang tinggi, seperti misalnya pada hardware , perlu mekanisme yang dapat menjamin kebenaran program untuk semua kemungkinan input. Ada solusi lain yang dapat menjamin kebenaran program untuk semua kemungkinan input, yaitu dengan ... "
Depok: Fakultas Ilmu Komputer Universitas Indonesia, 2017
T-Pdf
UI - Tesis Membership  Universitas Indonesia Library